문서 ID: 000077811 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2014-04-15

두 개의 DDR3 하드 메모리 컨트롤러를 FPGA 장치의 위쪽 가장자리에서 아래쪽 가장자리로 연결할 때 발생하는 코어 설정 타이밍 위반을 해결하려면 어떻게 해야 합니까?

환경

  • 인텔® Quartus® II 소프트웨어
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    위쪽과 아래쪽 가장자리에 있는 두 개의 DDR3 하드 메모리 컨트롤러(HMC)를 연결하고 pll_afi_half_clk MPFE 포트의 클럭으로 사용하는 경우, bonding_in_* 경로와 bonding_out_* 경로 간에 코어 설정 타이밍 위반이 발생할 수 있습니다.

    MPFE 클럭은 하드 메모리 컨트롤러 주파수의 최대 절반까지 실행할 수 있지만 최대 MPFE 클럭 주파수는 코어 패브릭 성능에 따라 다릅니다. bonding_out_*에서 bonding_in_*까지의 경로가 코어 패브릭을 통해 라우팅되고 너무 길어 타이밍 위반이 발생합니다.

    해결 방법

    MPFE 클럭 주파수를 낮춰 타이밍 클로저를 달성하고 MPFE 포트의 데이터 폭을 늘려 메모리 인터페이스에서 동일한 대역폭을 유지합니다.

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