문서 ID: 000077845 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

Quartus II 버전 5.0SP1 이하에서 -7 및 -8 속도 등급 Cyclone II FPGAs의 광고된 DDR2 속도에 대해 컴파일할 때 경고 메시지가 표시되는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus II 버전 5.0SP1 이하에서는 SSTL18-C1 DDR2/Cyclone II 설계를 컴파일할 때 다음 매개 변수 중 하나라도 초과하면 경고가 표시됩니다.


예를 들어ample, Cyclone II C8/DDR2 설계가 125MHz로 설정된 경우 " 경고: DQS I/O 핀 ddr_dqs[0]의 DQS 주파수 설정 125.0MHz는 100.0MHz 미만이어야 합니다"라는 경고가 발생합니다.

위에 나열된 Quartus II 제한에 사용된 데이터는 Cyclone II I/O 시뮬레이션을 기반으로 예측된 값입니다. 그러나 최근의 Cyclone II I/O 특성화는 SSTL-18(DDR2에 필요한 I/O 표준)이 Quartus II에서 이전에 정의되고 사용된 기대치를 초과하여 작동하는 것으로 입증되었습니다. 이 특성화 데이터와 더 자세한 분석의 결과로 DQS Fmax 제한과 게시된 DDR2 사양이 모두 다음과 같이 업데이트됩니다. 업데이트된 DDR2 사양 업데이트된 DQS Fmax 제한 사항 C6 : 167MHz C7 : 150MHz C8 : 125MHz 현재 버전의 Quartus II는 이를 오류가 아닌 경고로만 나열하기 때문에, 해결 방법이 필요하지 않으며 위의 유효한 시스템 속도를 목표로 할 때 이 특정 경고를 무시하면 Altera의 광고 속도를 목표로 할 수 있습니다.

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Cyclone® II FPGA

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