문서 ID: 000077886 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-08-06

Quartus II 합성이 SystemVerilog 상태 머신을 인식하지 못하는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명 Quartus® II 소프트웨어에서 SystemVerilog 설계 파일의 상태 변수에 enum 유형을 사용하는 경우 기본값은 signed int 유형입니다. Quartus II 합성은 이것을 상태 머신으로 인식하지 않습니다. 부호 없는 int 유형만 Quartus II 합성에서 상태 변수로 인식됩니다.
해결 방법

열거형 형식을 부호 없는 int로 정의합니다(예:

enum int unsigned { S0 = 0, S1 = 2, S2 = 4, S3 = 8 } state;

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