문서 ID: 000077888 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-08-28

고속 타이밍 모델을 사용하여 타이밍 분석을 수행할 때 Stratix V I2 스피드그레이드 장치의 M20K 메모리 블록에 대한 최소 펄스 폭 위반이 나타나는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 11.1 SP2 이하의 문제로 인해 고속 타이밍 모델을 사용하여 타이밍 분석을 수행할 때 Stratix® V I2 스피드그레이드 장치의 M20K 메모리 블록에 대한 잘못된 최소 펄스 폭 위반이 표시될 수 있습니다. 이 문제는 Stratix V I2 속도 등급 장치에 대한 타이밍 모델이 올바르지 않기 때문에 발생합니다.

    Stratix V 장치의 메모리 블록 성능 사양에 대한 자세한 내용은 Stratix V 장치 핸드북의 Stratix DC 및 스위칭 특성 (PDF) 장의 표 2-27을 참조하십시오.

    해결 방법

    사양 내에서 메모리를 작동하는 경우 최소 펄스 폭 위반을 무시해도 됩니다.

    이 문제는 Quartus II 소프트웨어 버전 12.0부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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