중요 문제
100G Interlaken MegaCore 기능에 따름
사용자 가이드, 사용자 로직이 입력을 구동해야 합니다.tx_pll_locked
논리 AND를 사용하여 Arria 10 100G Interlaken IP 코어에 신호 보내기
pll_locked
Arria 10 TX의 출력 신호
PLL IP 코어. 그러나 이 정보는 불완전합니다. 입력
논리 AND에 대한 신호에는 각각의 역수도 포함되어야 합니다.
TX PLL pll_cal_busy
신호.
단일 외부 TX PLL의 경우를 설명하기 위해, 그림 5-3, Arria 10 PLL에서 Arria 10 100G Interlaken MegaCore를 참조하십시오. 기능 연결 다이어그램, "100G Interlaken IP 마이그레이션 Core from Stratix V to Arria 10 Devices" 장 Arria 10 마이그레이션 가이드.
이 문제에는 해결 방법이 없습니다. Arria 연결했는지 확인하십시오. 다음에 따라 100G Interlaken IP 코어에 대한 10개의 외부 TX PLL 이 정오표의 지침.
이 문제는 14.1G 버전 100에서 해결되었습니다. Interlaken MegaCore 기능 사용 설명서.