문서 ID: 000077902 콘텐츠 형태: 오류 메시지 마지막 검토일: 2015-11-23

내부 오류: 하위 시스템: FIOMGR, 파일: /quartus/fitter/fiomgr/fiomgr_io_bank.cpp, 줄: 2379 m_single_ended_iostd_drive_strength >= 0

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® II 소프트웨어 버전 15.0 이하의 문제로 인해 JTAG 핀 할당을 기본값에서 변경하면 이 내부 오류가 발생할 수 있습니다.

MAX® 10개 장치에서 JTAG 핀은 이중 목적 핀입니다. JTAG 핀을 전용 핀으로 사용하는 경우 핀에 대한 핀 할당을 수행할 필요가 없습니다. 기본값 이외의 값으로 핀 할당을 편집하는 경우 이 내부 오류가 발생할 수 있습니다.

해결 방법

오류를 방지하려면 다음 단계 중 하나를 수행하십시오.

  • 모든 JTAG 핀 I/O 표준을 핀 플래너의 기본 IO 표준으로 되돌립니다.
  • 기본 I/O 표준을 3.3V LVCMOS로 변경
  • Assignments -> Device -> Device and Pin Options -> Voltage ->로 이동하여 "Default I/O standard"를 3.3-V LVCMOS로 변경합니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

인텔® MAX® 10 FPGA

1

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어서는 안 됩니다. 이 페이지의 영어 버전과 번역 사이에 모순이 있는 경우 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.