중요 문제
컨버터 장치당 레인이 있는 결합 모드 변형의 경우 (L) 6보다 크면 생성 시 다음 오류가 발생합니다. 시뮬레이션 파일:
Error: No valid setting found for the specified output frequency (<output_frequency> MHz), pma width(<pma_width>) and Master CGB division factor(1). Your selection of Bandwidth setting may also contribute to this issue.
L>6이 있는 비결합 모드 변형의 경우 시뮬레이션이 발생할 수 있습니다 실패.
기존 IP 코어 테스트벤치는 PLL 피드백 보상 본딩을 구현합니다. 결합 모드용 구성 및 비결합 모드용 x1 결합 구성. 당신 IP 카탈로그에서 ATX PLL을 재생성하고 연결 구성을 변경해야 합니다. 결합 모드의 경우 x6/xN 본딩으로, 비결합 모드의 경우 xN 본딩으로.
이 문제는 Arria 10을 대상으로 하는 JESD204B IP 코어 테스트벤치에 영향을 미칩니다 장치.
다음을 사용하여 IP 카탈로그에서 Arria 10 트랜시버 ATX PLL을 생성합니다. 매개변수 설정:
대역폭: 중간
PLL 출력 주파수: <데이터 전송률>/2
PLL 정수 기준 클록 주파수: <데이터 속도>/20(하드 PCS), <데이터 전송 속도>/40(소프트 PCS의 경우)
마스터 클록 생성 블록 포함 선택
본딩 모드의 경우 본딩 클럭 출력 포트 활성화, PMA를 선택합니다. 인터페이스 너비 = 20(하드 PCS의 경우) 또는 PMA 인터페이스 너비 = 40(소프트의 경우) PCS)
비결합 모드의 경우 x6/xN 비결합 고속 클럭 출력 활성화를 선택합니다 포트
본딩 모드 구현에 대한 자세한 내용은 Arria 10 트랜시버 PHY를 참조하십시오 사용 설명서, "x6/xN 본딩 모드 구현" 및 "다중 채널 xN 비결합 구성 구현" 항목.
이 문제는 향후 릴리스에서 수정될 예정입니다.