설명
이 오류 메시지는 다음을 사용할 때 발생합니다.
- UniPHY IP를 사용하는 Altera QDRII 및 QDRII SRAM 컨트롤러
- 읽기 지연 시간이 2인 QDRII 구성요소에 인터페이스
Arria® II GX, Stratix III 및 Stratix® IV 장치의 IO 소자 내부 구조로 인해 읽기 대기 시간이 2인 QDRII SRAM 구성 요소에 인터페이스할 때 CQ 및 CQn 신호 연결을 교체해야 합니다.
읽기 클럭을 연결합니다.
- QDRII SRAM 구성 요소 CQ 핀 > FPGA CQn 핀(핀 플래너에서 Qbar로 표시됨)
- QDRII SRAM 구성 요소 CQn 핀 -> FPGA DQS 핀(핀 플래너에서 S로 표시됨)
읽기 대기 시간이 1.5 또는 2.5 사이클인 QDR II 또는 QDR II SRAM 장치의 경우 CQ를 DQS 핀(Quartus II 핀 플래너의 S)에 연결하고 CQn을 CQn 핀(Quartus II 핀 플래너의 Qbar)에 연결합니다.