문서 ID: 000077988 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-12-15

"오류(10170): Verilog HDL 구문 오류..."와 함께 합성이 실패합니다. Qsys 인터커넥트에 디버그 계측을 사용하는 설계용

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Quartus II 소프트웨어 릴리스 버전 14.1에서는 Qsys 인터커넥트 계측을 사용하는 설계에 대한 합성이 실패합니다. Quartus II 소프트웨어는 다음과 유사한 오류를 표시합니다.

    Error (10170): Verilog HDL syntax error at <qsys system name>_mm_interconnect_0_monitor_m_0_master_gatherer.sv(423) near text "-"
    해결 방법

    Qsys 인터커넥트에 디버그 계측을 사용하는 경우 Quartus II 소프트웨어 릴리스 버전 13.1 또는 14.0을 사용해야 합니다. 이 문제는 향후 소프트웨어 릴리스에서 수정될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® 프로그래밍 가능 장치

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