문서 ID: 000078006 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2013-08-27

Quartus II 소프트웨어 버전 12.0 SP2 이하에서 Stratix V, Arria V, Cyclone V 장치에 대한 PLL 출력 카운터 순서를 보존하거나 PLL 출력 카운터 병합을 방지하려면 어떻게 해야 합니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명 PLL 카운터 순서 유지 할당은 Stratix® V, Arria® V 및 Cyclone® V 장치에 대한 Quartus® II 소프트웨어 버전 12.0 SP2 및 이전 버전에서 지원되지 않습니다.
    해결 방법

    PLLOUTPUTCOUNTER 위치 제약 조건을 사용하여 PLL 출력 카운터가 다른 PLL 출력 위치로 회전하거나 컴파일 중에 자동 병합되지 않도록 할 수 있습니다.

    다음은 .qsf 파일에 있는 PLL 카운터 위치 제약 조건의 예입니다.

    set_location_assignment PLLOUTPUTCOUNTER_X98_Y113_N1 -to "pll0:inst|pll0_0002:pll0_inst|altera_pll:altera_pll_i|outclk[0]"

    set_location_assignment PLLOUTPUTCOUNTER_X98_Y115_N1 -to "pll0:inst|pll0_0002:pll0_inst|altera_pll:altera_pll_i|outclk[1]"

    set_location_assignment PLLOUTPUTCOUNTER_X98_Y114_N1 -to "pll0:inst|pll0_0002:pll0_inst|altera_pll:altera_pll_i|outclk[2]"

    Quartus II 소프트웨어는 설계의 최적 경로 조정 가능성을 보장하기 위해 PLL 출력 카운터를 배치합니다. 필요한 팬아웃을 지원할 수 없는 위치에 카운터를 배치하는 경우 피팅 오류가 발생할 수 있습니다. 최적의 카운터 배치를 사용하려면 먼저 프로젝트를 컴파일하고 PLL 사용 요약 보고서를 보고 PLL 카운터 위치를 가져와야 합니다. 카운터가 자동으로 병합되지 않도록 하려면 각 카운터에 고유한 위상 변이를 제공합니다. 카운터 위치 할당을 적용하면 Altera PLL 메가 함수에서 원하는 위상 편이를 복원할 수 있습니다.

    PLL 카운터의 자동 회전 및 자동 병합을 방지하는 기능이 Quartus II 소프트웨어 버전 12.1에서 구현되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 14 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Arria® V GT FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V SX SoC FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA

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