문서 ID: 000078023 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-07-01

하드 메모리 인터페이스가 Arria V 및 Cyclone V 장치에서 VHDL 시뮬레이션에 실패할 수 있음

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT

중요 문제

설명

이 문제는 DDR2 및 DDR3, LPDDR2, QDR II, RLDRAM 에 영향을 미칩니다 II 및 RLDRAM 3 제품.

Arria V 및 Cyclone V 장치의 하드 메모리 인터페이스는 NC Sim 또는 Aldec Riviera-PRO로 VHDL 시뮬레이션에 실패합니다.

해결 방법

이 문제의 해결 방법은 생성된 altera_mem_if_hard_memory_controller_top_arriav.sv 파일을 여는 것입니다 을 클릭하고 다음 매개 변수를 제거합니다.

VECT_ATTR_COUNTER_ONE_MASK

VECT_ATTR_COUNTER_ONE_MATCH

VECT_ATTR_COUNTER_ZERO_MASK

VECT_ATTR_COUNTER_ZERO_MATCH

VECT_ATTR_DEBUG_SELECT_BYTE

이 문제는 향후 버전에서 수정될 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

인텔® 프로그래밍 가능 장치

1

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