설명
Quartus® II 소프트웨어 버전 14.1의 알려진 문제로 인해 외부 PLL 모드의 Soft LVDS RX 인텔® FPGA IP가 인텔® MAX® 10 장치에서 올바르게 작동하지 않을 수 있습니다.
이는 인텔 MAX 10 FPGA Soft LVDS 인텔 FPGA IP에서 rx_syncclock 및 rx_readclock 포트가 누락되어 rx_out 병렬 데이터에 중단된 데이터가 표시되기 때문입니다.
해결 방법
이 문제를 해결하려면 소프트 LVDS RX 인텔 FPGA IP 내부 PLL 모드로 변경하십시오.
이 문제는 인텔 Quartus 소프트웨어의 향후 릴리스에서 수정될 예정입니다.