설명
간격 타이머를 워치독으로 구성할 때 Quartus® II 소프트웨어 버전 11.x의 Qsys에 문제가 있습니다. 칩 선택 신호가 연결되지 않았습니다. 이 문제는 Quartus II 소프트웨어의 이후 버전에서 수정될 예정입니다.
차선책으로 Qsys가 생성하는 최상위 verilog 파일을 편집합니다. 워치독 구성 요소를 검색합니다. 인터벌 타이머에 대한 칩 선택 입력 신호를 1'b1로 묶습니다.
timer_sys_timer_0 timer_0 (
.clk(clk_clk), // clk
.reset_n (~rst_controller_reset_out_reset), // reset_n
.address (timer_0_s1_agent_m0_address), // 주소
.writedata (timer_0_s1_agent_m0_writedata), // writedata
.readdata(timer_0_s1_agent_m0_readdata), // readdata
.chipselect (1'b1), // chipselect
.write_n (~timer_0_s1_agent_m0_write), // write_n
.resetrequest (), // resetrequest
.irq (timer_0_irq_irq) // irq
);