문서 ID: 000078129 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-03-04

UniPHY가 탑재된 DDR2 SDRAM 컨트롤러/UniPHY가 탑재된 DDR3 SDRAM 컨트롤러 또는 UniPHY가 탑재된 LPDDR2 SDRAM 컨트롤러를 사용할 때 임의 읽기 오류가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus II 소프트웨어 버전 13.0sp1 이하의 문제로 인해 DQS 논리 블록의 출력으로 인해 임의 읽기 오류가 발생할 수 있습니다.

    다음 구성이 영향을 받을 수 있습니다.

    • Arria® V: 450MHz 미만에서 작동하는 DDR3 및 DDR3L SDRAM 설계
    • Arria V: DDR2/LPDDR2 SDRAM에 대해 지원되는 모든 작동 주파수
    • Cyclone®V: DDR3/DDR3L/DDR2/LPDDR2 SDRAM에 대해 지원되는 모든 작동 주파수
    해결 방법

    이 문제는 Quartus II 소프트웨어 버전 13.0sp1 dp5 이상에서 해결되었습니다.

    관련 자료

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 12 제품

    Cyclone® V GX FPGA
    Cyclone® V SX SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V FPGA 및 SoC FPGA
    Arria® V GT FPGA
    Cyclone® V FPGA 및 SoC FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V E FPGA
    Cyclone® V GT FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

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