문서 ID: 000078140 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-06-29

외부 TX PLL 사용 옵션을 활성화했을 때 인텔® Stratix® V 장치 트랜시버 네이티브 PHY IP 코어의 pll_powerdown 포트가 제거되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어의 문제로 인해 "외부 TX PLL 사용" 옵션이 활성화되었을 때 Stratix® V 장치 트랜시버 네이티브 PHY IP 코어의 pll_powerdown 포트가 제거되지 않습니다. 이 pll_powerdown 포트는 어떤 하위 모듈에도 연결되어 있지 않으며 설계에서 '0'에 연결할 수 있습니다.

    해결 방법

    이 pll_powerdown 포트는 어떤 하위 모듈에도 연결되어 있지 않으며 설계에서 '0'에 연결할 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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