문서 ID: 000078155 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2012-09-11

설계에서 차등 입력 또는 출력 버퍼를 인스턴스화하려면 어떻게 합니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Quartus® Prime Software에서 사용할 수 있는 ALTIOBUF 인텔® FPGA IP 코어를 사용하여 설계에서 차등 입력 또는 출력 버퍼를 인스턴스화할 수 있습니다.

해결 방법

ALTIOBUF 인텔® FPGA IP 코어를 사용하면 입력 또는 출력 핀을 차등 수신기 또는 송신기로 지정할 수 있으며 양수 및 음수 신호를 I/O 핀에 모두 포트해야 합니다.  이 인텔 FPGA IP 코어는 Stratix® III 및 Cyclone® III 장치 제품군부터 지원됩니다.

Stratix® II, Cyclone® II, Arria® GX 및 이전 장치 제품군의 경우 설계에서 차등 버퍼를 인스턴스화할 수 없습니다. 대신 설계에서 차등 쌍의 양극 다리를 사용하고 할당 편집기에서 해당 핀을 찾습니다. 해당 핀에 "LVDS" 또는 사용하려는 차등 I/O 표준 값이 있는 I/O 표준 할당을 제공하십시오.  지원되는 I/O 표준의 전체 목록은 장치 핸드북을 참조하십시오. 네거티브 레그는 설계를 컴파일할 때 피터가 해당 무료 핀에 자동으로 할당됩니다. 이 방법은 LVDS와 같은 차등 I/O 표준을 지원하는 모든 장치 제품군에 대해 지원됩니다.

ALTIOBUF 인텔 FPGA IP 코어에 대한 자세한 내용은 ALTIOBUF IP 코어 사용자 가이드(PDF) 를 참조하십시오.

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Arria® II FPGA
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