문서 ID: 000078172 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

재구성 기능이 활성화된 분수 PLL이 V 장치에서 잠기지 Stratix 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 버전 11.1SP2 이전의 문제로 인해 Altera® PLL IP로 구현되고 PLL 재구성 IP Altera가 부착된 분수형 PLL이 Stratix® V 장치의 특정 위치에서 구현될 때 잠기지 못할 수 있습니다.

    추가 증상은 mgmt_waitrequest 신호가 항상 주장된다는 것입니다.

    해결 방법

    재구성이 있는 PLL이 Stratix V 장치에서 사용되는 경우 Quartus II 소프트웨어의 버전 12.0 이상을 사용하십시오.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V E FPGA
    Stratix® V GS FPGA

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