문서 ID: 000078189 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-03-11

인텔® Stratix 10 L/H-Tile, Arria® 10 GX 장치 및 Cyclone® 10GX 장치를 사용하는 내부 직렬 루프백에서 트랜시버 RTL 시뮬레이션이 rx_is_lockedtodata 주장하는 데 실패하는 이유는 무엇입니까?

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

트랜시버 rx_serial_data 포트에서 정의되지 않은 "x" 신호는 인텔 Stratix 10L/H-Tile, Arria 10개 및 Cyclone 10GX 장치의 RTL 시뮬레이션을 수행할 때 rx_is_lockedtodata 신호가 주장하지 못할 수 있습니다.

해결 방법

트랜시버 내부 직렬 루프백의 RTL 시뮬레이션을 수행하려면 테스트벤치의 트랜시버 rx_serial_data 포트에 '0' 또는 '1'의 정의된 상태가 적용되는지 확인하십시오. 이렇게 하면 시뮬레이션 모델에 "x"가 전파되는 것을 방지할 수 있습니다. 트랜시버 내부 직렬 루프백 스위치가 활성화되면 rx_serial_data 포트의 '0' 또는 '1'은 무시됩니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 3 제품

인텔® Stratix® 10 FPGA 및 SoC FPGA
인텔® Arria® 10 FPGA 및 SoC FPGA
인텔® Cyclone® 10 FPGA

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