문서 ID: 000078192 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-08-15

Stratix® V 장치에서 UniPHY 기반 DDR3 SDRAM 컨트롤러에서 최소 기간 타이밍 위반을 받는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 11.1SP2에서 주소 또는 명령 데이터 경로에 대한 최소 기간 위반이 나타날 수 있으며, Stratix® V 장치의 UniPHY 기반 DDR3 SDRAM 메모리 인터페이스 설계가 주변 장치에 레지스터를 포장한 사용자 로직과 결합된 경우 더 일찍 발생할 수 있습니다.

    해결 방법

    이 문제는 Quartus® II 소프트웨어 버전 12.0부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Stratix® V GT FPGA
    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA

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