문서 ID: 000078240 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-03-16

설계가 낮은 데이터 속도로 시작될 때 E-Tile이 낮은 데이터 속도에서 높은 데이터 속도로 동적 재구성을 수행할 수 없는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 트랜시버 PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    E-Tile Transceiver 네이티브 PHY IP의 문제로 인해 낮은 데이터 속도에서 높은 데이터 속도로 동적 재구성이 실패합니다. 설계가 낮은 데이터 속도로 시작될 때 실패합니다.

    예를 들어, PCS 및 FEC(32비트, 760.32MHz 전송 속도)를 사용하여 2.4576Gbps PMA-direct(20비트, 122.88MHz 전송 속도)에서 24.33024Gbps의 더 높은 데이터 속도로 동적 재구성을 허용하지 않습니다.

    해결 방법

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 20.4 이전의 경우, 설계는 먼저 높은 속도로 시작한 다음 어떤 속도로든 동적으로 재구성해야 합니다.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.2부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    인텔® Stratix® 10 DX FPGA
    인텔® Agilex™ 7 FPGA 및 SoC FPGA F-시리즈
    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 TX FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.