문서 ID: 000078290 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-06-29

Stratix® V GT FPGA 채널의 지연 시간 PHY에서 입력 REFCLK 주파수를 선택할 때 알려진 문제가 있습니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

예, 낮은 지연 시간 PHY 매개변수 편집기의 버그로 인해 V GT 장치에 대한 불법 REFCLK 주파수를 선택할 수 Stratix®. 유효한 REFCLK 주파수는 16 또는 20의 데이터 속도 분할 비율을 기반으로 하며 장치 REFCLK 핀의 F(최대)도 고려해야 합니다.

예를 들어, 25Gbps 데이터 속도는 781.25MHz 또는 625 MHz REFCLK를 초래합니다. REFCLK 핀의 Fin(최대)이 717MHz이기 때문에 유일하게 유효한 REFCLK 주파수는 625 MHz입니다.

해결 방법

이 문제는 Quartus® II 소프트웨어 버전 13.0에서 해결되었습니다.

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Stratix® V GT FPGA
Stratix® V FPGA

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