문서 ID: 000078306 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-11-03

Arria 10 PIPE 설계에서 tx_clkout 및 pipe_hclk 출력 클럭에 타이밍 제약 문제가 표시되는 이유는 무엇입니까?

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명 tx_clkout Quartus® II 소프트웨어 버전 14.0 Arria® 10 에디션의 PIPE 설계에서 출력 클럭과 pipe_hclk 출력 클럭이 잘못 제한됩니다.
해결 방법

이 문제를 해결하려면 최상위 Synopsys 설계 제약 조건(. SDC) 파일, 다음 단계를 따르십시오.

  1. SDC 파일에 derive_pll_clock 제약 조건을 포함합니다.
  2. derive_pll_clock 제약 조건 아래의 줄에서 remove_clock 제약 조건을 사용하여 제거하고 제거 tx_clkout pipe_hclk합니다.
  3. create_clock SDC 명령을 사용하여 인터페이스에서 이러한 시계를 다시 만듭니다.

이는 Quartus II 소프트웨어의 향후 버전에서 수정될 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 3 제품

인텔® Arria® 10 SX SoC FPGA
인텔® Arria® 10 GT FPGA
인텔® Arria® 10 GX FPGA

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