Synopsys Design Constraint(SDC) 형식의 타이밍 제약 조건은 Quartus® II 합성을 사용할 때 VHDL 또는 Verilog HDL 설계 파일에 임베디드할 수 있습니다.
HDL 파일의 altera_attribute 키워드와 SDC_STATEMENT 옵션을 사용하여 타이밍 제약 조건을 적용하십시오. VHDL 엔티티 또는 Verilog HDL 모듈당 하나의 altera_attribute만 허용됩니다.
여러 제약 조건을 적용하려면 모든 옵션이나 할당을 한 줄로 결합하여 각각 세미콜론(;))으로 분리합니다.
아래는 Verilog-2001 HDL 형식의 altera_attribute 키워드와 SDC_STATEMENT 옵션을 사용하여 여러 거짓 경로 타이밍 제약 조건을 적용한 예입니다. 다른 HDL 언어 형식의 경우 Quartus II 핸드북의 Quartus II 통합 합성(PDF) 장에서 altera_attribute 사용하여 Quartus® II 로직 옵션 설정 을 참조하십시오.
(* altera_attribute = {"-name SDC_STATEMENT \"set_false_path -에서 [get_registers *sv_xcvr_pipe_native*]에서 [get_registers *altpcie_rs_serdes|*]\",-이름 SDC_STATEMENT \"SDC_STATEMENT set_false_path -to [get_registers *altpcie_rs_serdes|fifo_err_sync_r\[0\]]\";-이름 SDC_STATEMENT \"set_false_path -에 [get_registers *altpcie_rs_serdes|busy_altgxb_reconfig*]\"}*)