문서 ID: 000078432 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-08-12

루프 내부에 VHDL 배열 슬라이스 할당이 예상되는 시뮬레이션 결과를 제공하지 않는 이유는 무엇입니까?

환경

  • 시뮬레이션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    루프를 사용하여 배열 슬라이스를 할당하고 다른 프로세스에서 다른 요소를 할당하면 루프 외부에 할당된 요소가 VHDL 표준을 준수하기 위해 'X' 또는 'U'로 표시될 수 있습니다.

    이 시뮬레이션 결과는 시뮬레이터가 신호의 가장 긴 정적 접두사용 드라이버를 생성해야 하므로 발생할 수 있습니다. 즉, 어레이가 변수를 사용하여 인덱싱되므로 어레이의 모든 요소에 대한 드라이버를 생성하려면 시뮬레이터가 필요합니다.

    해결 방법

    이 시뮬레이션 동작을 피하려면 루프와 동일한 프로세스의 배열에만 값을 할당합니다.

    드라이버가 신호 할당과 어떻게 연관되는지에 대한 자세한 내용은 VHDL IEEE 표준 1076-1987, 섹션 9.2.1 또는 1076-1993 섹션 12.6.1을 참조하십시오.

    관련 제품

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    인텔® 프로그래밍 가능 장치

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