문서 ID: 000078453 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

Quartus II 소프트웨어 버전 11.1sp2 이상에서 만든 모델을 사용할 때 Stratix V PLL이 잘못 시뮬레이션하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 11.1 SP2 이전의 문제로 인해 잘못된 Stratix® V PLL 시뮬레이션 모델은 테스트벤치에 두 개 이상의 독립적인 Altera_PLL 메가 기능이 있는 경우 PLL 출력 주파수가 예상보다 높은 출력 주파수 값을 표시할 수 있습니다.

    해결 방법

    이 문제는 Quartus II 소프트웨어 버전 12.0부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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