문서 ID: 000078481 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-08-22

Stratix® V, Arria® V 또는 Cyclone® V 장치를 대상으로 할 때 리소스 속성 편집기 또는 칩 플래너를 사용하여 분수 PLL(fPLL) 매개변수를 변경할 수 없는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 소프트웨어
  • Arria® V 트랜시버 PLL 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Stratix®V, Arria®V 또는 Cyclone®V 장치로 설계할 때 Quartus® II 소프트웨어의 리소스 속성 편집기 또는 칩 플래너를 사용하여 fPLL의 매개변수를 편집할 수 없습니다.

    해결 방법

    PLL 재구성 기능을 활용하여 fPLL 매개변수를 동적으로 업데이트합니다.

    자세한 내용은 AN661: Altera PLL 및 Altera PLL 재구성 메가 기능을 사용하여 분할 PLL 재구성 구현(PDF)을 참조하십시오.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 11 제품

    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
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    1

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