문서 ID: 000078680 콘텐츠 형태: 오류 메시지 마지막 검토일: 2016-06-17

내부 오류: 하위 시스템: VPR20KMAIN, 파일: /quartus/fitter/vpr20k/altera_arch_common/altera_arch_place_delay.c, 라인: 5163

환경

  • 인텔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime 소프트웨어 버전 15.1.2 이상에서, 작성 후 설계 컴파일 중에 이 내부 오류를 확인할 수 있습니다. "다중 페르소나 허용"을 사용하여 파티션을 설계합니다.


    프로토콜(CvP) 업데이트 모드를 통한 구성은 그렇지 않습니다. Arria® 10 장치에서 지원합니다.

    해결 방법

    "다중 페르소나 허용"을 활성화하거나 CvP를 만들지 마십시오. Quartus Prime 소프트웨어에서 Arria 10개의 장치를 사용하는 경우 수정 사항을 설계하십시오.

    Quartus Prime Pro 버전 16.0 이상을 CvP로 사용하십시오. PCIe를 통해 PR이 포함된 Init 모드는 Arria 10 CvP의 7장에서 삭제됨 프로토콜 사용자 가이드(PDF)를 통한 초기화 및 부분 재구성

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® 프로그래밍 가능 장치

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