문서 ID: 000078685 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-11-18

Spectra-Q 타이밍 분석기는 최소 기간 또는 펄스 폭 제한이 있는 set_timing_derate 할당 대상 블록을 사용하여 설계에 TimeQuest Deration을 잘못 적용할 수 있습니다.

환경

  • 인텔® Quartus® Prime Pro Edition
  • 인텔® Quartus® Prime Standard Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Arria® 10개 및 Cyclone® 10개 디자인의 경우 최소 기간 또는 최소 펄스 폭 제한이 있는 블록에 Tcl 명령을 적용 set_timing_derate 하면 Spectra-Q TimeQuest가 설계에 타이밍 저하를 잘못 적용할 수 있습니다.

    이 문제는 Quartus® Prime Standard Edition 소프트웨어와 Quartus Prime Pro Edition 소프트웨어에 영향을 미칩니다.

    해결 방법

    옵션으로 Spectra-Q 타이밍 분석기를 실행합니다.force_dat

    • 명령줄에서 실행 quartus_sta -force_dat 합니다.
    • Spectra-Q TimeQuest GUI에서 실행 create_timing_netlist -force_dat 합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA
    인텔® Cyclone® 10 GX FPGA
    인텔® Cyclone® 10 FPGA

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