문서 ID: 000078749 콘텐츠 형태: 문제 해결 마지막 검토일: 2010-05-18

내 설계에서 상태 컴퓨터의 상태 수에 불일치가 표시되어 적합 LEC가 실패하는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

이 문제는 버전 6.0으로 시작하는 Quartus® II 소프트웨어가 상태 컴퓨터를 추출하는 동안 특정 최적화를 수행할 때 발생합니다. Quartus II 소프트웨어는 상태 시스템 인코딩을 해석하기 위해 순응 소프트웨어용 Finite State Machine 파일(.fsm)을 생성합니다. FSM 파일은 상태 시스템 최적화가 수행되기 전에 생성됩니다. FSM 파일이 생성된 후 특정 상태 최적화가 발생하면 상태 머신 인코딩의 차이로 골든 디자인과 수정된 설계가 일치하지 않아 공식적인 검증이 중단됩니다.

이 문제를 방지하려면 설정 대화 상자의 분석 및 합성 페이지에서 추가 설정 아래에서 Verilog 상태 컴퓨터 추출 또는 VHDL 상태 머신 추출을 끕니다. 설계에 따라 상태 머신 추출을 끄면 영역/타이밍 성능이 저하될 수 있습니다.

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인텔® 프로그래밍 가능 장치

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