문서 ID: 000078771 콘텐츠 형태: 문제 해결 마지막 검토일: 2016-03-21

UniPHY 기반 메모리 컨트롤러 설계가 타이밍을 충족하지 못하는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

설계에 SDC 파일의 derive_pll_clocks 지시문을 사용하는 경우 UniPHY 메모리 컨트롤러 설계에 대한 보고서 DDR 타이밍 보고서에서 큰 타이밍 위반이 발생할 수 있습니다. Quartus® II 소프트웨어에서 UniPHY SDC 파일이 호출되기 전에 derive_pll_clocks 제약 조건을 포함하는 SDC 파일이 호출되면 TimeQuest는 UniPHY PLL 출력 클럭용 클럭을 생성합니다. 이러한 생성된 클럭은 UniPHY SDC 파일에서 생성한 클럭과 비교하여 이름이 다르므로 TimeQuest는 충돌하는 클럭 이름으로 인해 UniPHY 기반 IP를 제대로 분석할 수 없습니다.

해결 방법

해결 방법은 프로젝트의 설계 SDC 파일 앞에 UniPHY QIP 파일이 나열되어 있는지 확인하는 것입니다. Quartus에서 "프로젝트 > 프로젝트에서 파일 추가/제거..."를 엽니다. 창에서 UniPHY QIP 파일을 선택하고 QIP 파일이 목록 맨 위에 있거나 QSF 파일을 변경하여 UniPHY IP QIP 파일을 먼저 호출할 때까지 "위로" 버튼을 클릭합니다.

대체 해결 방법은 SDC 파일에서 derive_pll_clocks 지침을 제거하는 것입니다.

Altera® IP 코어에서 derive_pll_clocks 지시문을 제거하는 것은 권장되지 않습니다.

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