설명
신호가 전역 클럭을 사용하도록 강요하려면 다음 AHDL 기능 프로토타입(Verilog HDL에도 포트 이름과 주문이 적용됨)을 사용하십시오.
FUNCTION GLOBAL(in)
반품(출력);
VHDL 구성 요소 선언:
구성 요소 전역
PORT(a_in: in STD_LOGIC;
a_out: OUT STD_LOGIC);
최종 구성 요소,
버퍼는 GLOBAL 신호가 전역 클럭, 출력 활성화, 레지스터 제어 또는 메모리 활성화 신호를 사용해야 한다는 것을 나타냅니다. 전역 신호 가용성 및 사용은 장치 제품군에 따라 달라집니다. 자세한 내용은 Altera 문학 웹 페이지에서 사용할 수 있는 장치 제품군 데이터 시트를 참조하십시오.