문서 ID: 000078830 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-04-20

Errata - Quartus II 소프트웨어 버전 13.0 SP1의 Stratix V 및 Arria V 타이밍 모델 문제

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    버전 13.0 SP1의 문제를 해결하기 위해 Quartus® II 소프트웨어 버전 13.0 SP1 DP5에서 Stratix® V 및 Arria® V 장치의 타이밍 모델이 업데이트되고 있습니다.

    마지막 28nm 장치의 타이밍 모델 최종화 중, Altera 식별된 타이밍 모델 오차를 확인했습니다. 지속적인 개선 프로세스의 일환으로 Altera 모든 장치를 감사하고 다른 장치에 영향을 미치는 문제를 발견했습니다. 따라서 모델 변경은 Quartus II 소프트웨어의 이전 버전에서 "최종" 타이밍 상태로 지정된 장치에 영향을 미칩니다.

    아래 해결 방법/수정 섹션을 참조하여 타이밍 모델 변경 사항이 포함된 소프트웨어 패치를 다운로드하고, 스크립트를 다운로드하여 설계가 영향을 받는지 확인하고, Quartus II 소프트웨어의 업데이트된 버전으로 타이밍 분석을 재실행하는 방법에 대한 지침을 확인하십시오.

    Stratix V 및 Arria V GZ 모델 문제: fPLL 참조 클럭 경로 입력 핀

    Stratix V 또는 Arria V GZ 장치를 대상으로 하는 설계에 전용 클럭 입력 핀으로 직접 공급되는 분수 PLL(fPLL) 참조 클럭이 있는 경우 입력 지연에 잘못된 문제가 있습니다. 이 문제는 설계가 참조 클럭 입력 핀과 fPLL 출력 사이의 지정된 타이밍 관계에 의존하는 경우에만 설계 동작에 영향을 줍니다. 다음 타이밍 시나리오가 영향을 받습니다.

    • 대상 레지스터가 Tco 측정 또는 보정과 같은 오프칩을 공급할 경우 출력 타이밍(클럭이 오프칩으로 전송되지 않음)
    • fPLL로 클럭된 일반 또는 소스 동기화 입력에 대한 입력/수신 설정 타이밍
    • 제로 지연 버퍼와 외부 PLL 보상 모드로 타이밍

    다음과 같은 다른 클럭킹 시나리오는 영향을 받지 않습니다.

    • 소스 동기 출력, 트랜시버, DDR 메모리
    • 동일한 PLL에서 클럭을 사용하는 소스 및 대상


    Arria V GX 및 GT 모델 문제: 주변 장치 라우팅 Mux 경로

    Arria V GX 및 GT 장치의 주변 라우팅 멀티플렉스 경로와 관련된 타이밍 오차가 있습니다.

    I/O 핀 투 코어 경로가 최대 1 ns 지연되고 D3 지연 체인이 올바르게 분석되지 않습니다. 이 문제는 FPGA 코어를 직접 공급하는 범용 핀에만 영향을 미칩니다(I/O 레지스터 없음). 이 문제는 I/O 레지스터, DDR 메모리, 트랜시버 또는 기타 경로에 영향을 미치지 않습니다.

    코어와 주변기기 클럭(PCLK) 클럭 버퍼 간의 라우팅이 ~300ps 지연되었습니다. 이 문제는 코어 라우팅에서 수평 및 수직 PCLK 입력, 코어에 대한 수평 PCLK 출력에 영향을 미칩니다. 이 문제는 PCLK 클럭 버퍼에 대한 I/O 핀, 트랜시버 TX/RX 또는 DPA 경로에 영향을 미치지 않습니다.

    Arria V GX 및 GT TimeQuest 문제: MLAB으로의 클럭 극성 타이밍

    TimeQuest Timing Analyzer는 MLAB 메모리 블록에 클럭의 극성이 혼합되어 있을 때 음의 에지 쓰기 클럭 신호로 MLAB 메모리를 공급하는 양수 쓰기 주소 레지스터와 같이 Arria V GX 및 GT 장치의 타이밍 경로를 잘못 분석합니다.  TimeQuest는 이 연결이 반주기일 때 전체 사이클 전송으로 분석합니다.

    해결 방법

    새 소프트웨어를 다운로드하고 설치하기 전에 아래 설명된 대로 13_0_sp1_timing.tcl 스크립트를 다운로드하여 설계가 영향을 받을 수 있는지 확인할 수 있습니다.

    이러한 타이밍 모델 문제로 인해 설계가 영향을 받는지 확인하려면 아래 설명된 대로 Quartus II 소프트웨어의 패치 버전으로 디자인을 재시작하십시오.

    패치된 Quartus II 소프트웨어가 포함된 스크립트 또는 타이밍 분석에서 타이밍 위반이 나타나면 업데이트된 Quartus II 버전으로 타이밍을 닫아야 합니다.  ECO 변경 사항은 경우에 따라 완전한 재구성 없이 타이밍을 닫는 데 사용될 수 있습니다.

    13_0_sp1_timing.tcl 타이밍 스크립트 사용:

    Stratix V 및 Arria V GT 문제의 경우 스크립트는 Quartus II 소프트웨어 버전 12.1 SP1 DP7 이상을 지원합니다. 스크립트는 설계\의 타이밍 성능이 타이밍 모델 문제에 영향을 받는지 여부를 보고합니다.  스크립트는 보고서 패널을 생성하여 TimeQuest Timing Analyzer 폴더에 있는 Project\의 컴파일 보고서에서 새로운 실패 타이밍 경로를 볼 수 있습니다.

    Arria V GT 및 GZ 문제의 경우 스크립트는 Quartus II 소프트웨어 버전 13.0 SP1을 설명합니다. 스크립트가 설계가 문제의 영향을 받을 수 있다고 보고하는 경우 패치된 Quartus II 소프트웨어로 디자인을 재시작하여 타이밍 성능이 영향을 받는지 확인합니다.

    스크립트를 시작하려면 컴파일된 설계에 대한 프로젝트 디렉토리의 명령 프롬프트에서 다음 명령을 실행합니다.
    quartus_sh –t 13_0_sp1_timing.tcl -project [-revision ]

    업데이트된 소프트웨어 버전에서 요약:

    타이밍 모델 udpates를 포함하는 Quartus II 소프트웨어 버전 13.0 SP1 DP5를 얻으려면 Quartus II 소프트웨어 버전 13.0 SP1에서 Stratix V, Arria V 및 Cyclone V 장치에 대한 알려진 소프트웨어 문제를 어떻게 해결합니까?

    다음 단계를 수행하여 패치된 버전으로 디자인을 재시도합니다.

    1. 설계 데이터베이스를 백업합니다.
    2. 현재 Quartus II 소프트웨어 버전에서 디자인을 열고 데이터베이스를 내보냅니다. 프로젝트 메뉴에서 데이터베이스 내보내기를 클릭합니다. 메시지가 표시되면 데이터베이스를 제안된 export_db 디렉토리로 내보냅니다.
    3. 업데이트된 타이밍 모델로 Quartus II 소프트웨어 버전을 시작합니다.
    4. Quartus II 소프트웨어의 새 버전에서 프로젝트를 엽니다. 이전 데이터베이스 버전을 덮어 쓸지 묻는 메시지가 표시되면 를 클릭하고 export_db 디렉토리에서 데이터베이스를 가져옵니다.
    5. 설계에서 TimeQuest 타이밍 분석기를 실행합니다.
    6. 타이밍 결과를 검토합니다. 새로운 타이밍 분석 실패가 있는 경우, 새로운 타이밍 모델로 타이밍을 닫아야 합니다.

     

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