설명
PCI® Express용 하드 IP(Avalon®-MM 인터페이스 사용자 가이드)는 TxsByteEnable_i 신호가 "쓰기 바이트 활성화"로만 사용된다는 것을 잘못 암시합니다. 이러한 신호는 실제로 읽기 및 쓰기 요청 모두에 사용됩니다.
해결 방법
표의 설명은 "읽기 및 쓰기 바이트 활성화"를 읽어야 합니다. 또한 "Avalon-MM-투-PCI Express 업스트림 읽기 요청" 섹션의 마지막 단락에 설명된 대로 읽기 바이트 활성화에 대한 제한이 있습니다. 해당 단락은 다음을 시작해야 합니다.
버스트 수가 1개 이상인 Avalon-MM 읽기 요청의 경우 모든 바이트 활성화를 주장해야 합니다. Avalon-MM TX 슬레이브 인터페이스 신호 표에 표시된 성급한 활성화에 대한 제한 외에는 버스트 수가 1개인 Avalon-MM 읽기 요청에 대한 바이트 활성화에 대한 제한이 없습니다.
이 세부 사항은 향후 사용자 가이드 릴리스에 포함됩니다.