중요 문제
10GBASE-R PHY IP 코어에는 보류 시간 위반이 있습니다. Arria V 이더넷 MAC 예제 디자인. 이 타이밍 위반이 발생합니다. 빠른 모델을 위한 것입니다.
해결 방법은 다음 Synopsys 설계 제약 조건을 추가하는 것입니다. (SDC) 디자인:
{$::TimeQuestInfo(nameofexecutable) == "quartus_fit"} { set_min_delay -to {altera_eth_10g_mac_base_r_av:SUT|altera_eth_10g_mac_base_r_av_eth_10g_design_example_0:eth_10g_design_example_0|altera_xcvr_10gbaser:altera_10gbaser|av_xcvr_10gbaser_nr:av_xcvr_10gbaser_nr_inst|av_xcvr_10gbaser_native:ch[0].av_xcvr_10gbaser_native_inst|alt_10gbaser_pcs: av_10gbaser_soft_pcs_inst|altera_10gbaser_phy_pcs_10g_top:pcs_10g_top_0|altera_10gbaser_phy_pcs_10g:pcs_10g_0|altera_10gbaser_phy_tx_top:tx_top|altera_10gbaser_phy_clockcomp:tx_altera_10gbaser_phy_clockcomp|altera_10gbaser_phy_async_fifo_fpga:altera_10gbaser_phy_async_fifo_fpga|dcfifo:dcfifo_componenet*fifo_ram*} {altera_eth_10g_mac_base_r_av:SUT|altera_eth_10g_mac_base_r_av_eth_10g_design_example_0:eth_10g_design_example_0|altera_xcvr_10gbaser:altera_10gbaser|av_xcvr_10gbaser_nr:av_xcvr_10gbaser_nr_inst|av_xcvr_10gbaser_native:ch[0].av_xcvr_10gbaser_native_inst|alt_10gbaser_pcs 1.0 set_min_delay. av_10gbaser_soft_pcs_inst|altera_10gbaser_phy_pcs_10g_top:pcs_10g_top_0|altera_10gbaser_phy_pcs_10g:pcs_10g_0|altera_10gbaser_phy_tx_top:tx_top|altera_10gbaser_phy_clockcomp:tx_altera_10gbaser_phy_clockcomp|altera_10gbaser_phy_async_fifo_fpga:altera_10gbaser_phy_async_fifo_fpga|dcfifo:dcfifo_componenet*fifo_ram*} 1.0 }
또한 이 해결 방법을 10GBASE-R PHY IP에 사용할 수도 있습니다. 코어는 SDC의 경로에서 다음 텍스트를 제거하여 "altera_eth_10g_mac_base_r_av".