문서 ID: 000079080 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-10-17

컴파일하면 V EDA 시뮬레이션 오류가 Stratix 수 있습니다.

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Stratix 대상으로 하는 디자인을 컴파일하려고 하면 V 장치, 컴파일이 다음 오류로 실패할 수 있습니다.

    Error: Unable to generate the EDA simulation netlist files because the Quartus II software does not currently support gate-level simulation for the Stratix V devices.

    해결 방법

    컴파일을 시작하기 전에 넷리스트 작성자를 끕니다. 다음 단계를 수행하여 다음 단계를 수행합니다.

    1. 할당 메뉴에서 설정을 클릭합니다.
    2. 범주 목록에서 EDA에서 시뮬레이션을 선택합니다. 도구 설정.
    3. 도구 이름 상자에서 를 선택합니다.

    컴파일 후 네이티브링크 RTL 시뮬레이션을 수행하려면 완료된 후 도구 이름에서 EDA 도구를 선택하십시오. EDA 설정 대화 상자의 상자.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V FPGA

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    1

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