문서 ID: 000079100 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2013-01-31

Cyclone V 장치의 가변 정밀 DSP 블록에서 사전 가산기를 추론하려면 어떻게 합니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Arria® V, Cyclone® V 및 Stratix® V 장치 제품군의 가변 정밀 DSP 블록에서 사전 부가기를 추론하려면 사전 추가 기능 내의 캐리를 고려하기 위해 추가 비트로 데이터 입력을 사전 가더로 크기를 조정해야 합니다.

해결 방법

편집 > 삽입 템플릿에서 사용할 수 있는 Quartus II 소프트웨어 템플릿을 사용하십시오. > VHDL > 전체 설계 > 산술 > DSP 기능(Stratix-V, Arria-V 및 Cyclone-V).  사전 추가기에서 오페라가 있는 승수 템플릿 중 하나를 선택합니다(예: 사전 가더 템플릿에서 One Operand를 사용하는 승수 포함).

이러한 템플릿은 Verilog 템플릿을 통해도 사용할 수 있습니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 9 제품

Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V E FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V GT FPGA

추가적 도움이 필요하십니까?

지원팀 연락처

보증 제외

1

본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.