중요 문제
설명
Qsys는 레거시 SOPC 빌더 PLL 구성 요소를 지원하지 않습니다. 입력 주파수가 50MHz인 경우를 제외하고. 설계 생성 입력 주파수가 50으로 설정되지 않은 레거시 PLL이 포함됩니다. 다음과 유사한 오류로 MHz가 실패합니다.
Error: altera_avalon_pll_khh3cm2h: CLock yyclock_inclk0
of frequency 50.000 MHz driving the PLL module conflicts with the
PLL inclock of frequency 125.000 MHz.
해결 방법
입력 주파수가 다른 PLL을 구성하려는 경우 50MHz를 초과하여 SOPC 빌더 PLL을 Avalon ALTPLL로 교체하십시오.