문서 ID: 000079139 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-02-28

타사 PCI Express BFM이 TX EIOS에서 전기 유휴(TTX-IDLE-SET-TO-IDLE) 타이밍 위반에 대한 오류를 보고하는 이유는 무엇입니까?

환경

  • PCI Express*
  • 시뮬레이션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    PCI Express®용 Altera® 하드 IP를 타사 BBFM의 엔드포인트로 시뮬레이션할 때 EIOS를 발송하고 전기 유휴 상태로 들어가는 시간 동안 시뮬레이션 오류가 보고될 수 있습니다.

    이 사례에 대한 예시 Denali BFM 오류는 아래와 같습니다.

    *Denali* 오류: @42853200 ps:: 감지된[cfg_0_0] (TX) [] PL_TTX_IDLE_SET_TO_IDLE [PCISIG].  [port_0]. TX: 송신기가 TTX-IDLE-SET-TO-IDLE(20 Gen1-UI)를 초과했습니다.

    이 문제는 시뮬레이션에만 영향을 미치며 하드웨어에 영향을 미치지 않습니다.

    근본 원인은 트랜시버 시뮬레이션 모델 아날로그 PMA 타이밍 부정확성 때문입니다.

    해결 방법

    아래와 같이 파일 altera_xcvr_fpll_a10.sv를 수정하여 시간대를 추가합니다.

    ifdef ALTERA_RESERVED_QIS_ES

      .pipe12_elec_idle_delay_val(3\'b100),

    Endif

     

    3. 시뮬레이션 저장 및 재컴퓨션

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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    1

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