문서 ID: 000079165 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-12-24

사용하지 않은 HPS EMIF 핀을 FPGA GPIO로 사용할 수 있습니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

예, 사용하지 않은 HPS EMIF 핀은 GPIO의 FPGA 사용할 수 있지만 몇 가지 제한이 있습니다.

Quartus® Prime 소프트웨어 버전 15.1.1 이상은 이러한 제한을 확인하지 않습니다.  시스템에 HPS EMIF가 있는 경우 I/O 은행이 다음과 같이 독점적으로 사용되는지 수동으로 확인해야 합니다.

해결 방법

Arria 10개의 SoC 장치에는 전용 HPS EMIF를 통해 HPS를 SDRAM(2K, 2J 및 2I)에 연결하는 모듈식 I/O 뱅크가 3개 있습니다.

  • 각 은행에는 다음과 같은 4개의 I/O 레인이 있습니다.
    • 레인 3: IO[47:36]
    • 레인 2: IO[35:24]
    • 레인 1: IO[23:12]
    • 레인 0: IO[11:0]
  • Bank 2K의 레인 3은 SDRAM의 ECC 신호에 연결하는 데 사용됩니다.
    • 이 레인의 사용하지 않는 핀은 시스템에서 ECC가 구현되었는지 여부에 관계없이 FPGA 입력으로만 사용할 수 있습니다.
    • 시스템에 HPS EMIF가 없는 경우 각 은행은 GPIO를 FPGA 전적으로 사용할 수 있습니다.
  • Bank 2K의 레인 2, 1 및 0은 SDRAM의 주소 및 명령 신호에 연결하는 데 사용됩니다.
    • 이 레인에서 사용하지 않은 핀은 입력 또는 출력을 FPGA 사용할 수 있습니다.
  • 16비트 데이터 폭을 사용할 때는 데이터에 사용되는 Bank 2J의 2 레인에 사용되지 않는 핀을 입력으로만 사용할 수 있습니다. 나머지 2 레인의 핀은 FPGA 입력 또는 출력으로 사용할 수 있습니다.
  • 32비트 데이터 폭을 사용할 때는 사용하지 않는 핀 Bank 2J를 입력으로만 사용할 수 있습니다.
  • 은행 2I는 SDRAM의 데이터 핀 [63:32]에 연결하는 데 사용될 수 있습니다.
    • 메모리가 16비트 또는 32비트일 경우, 이러한 핀은 FPGA GPIO에 사용될 수 있습니다.

 

위에 나열된 조건이 위반되었을 경우 오류를 생성하는 Quartus Prime 소프트웨어 버전 15.1용 패치가 생성되고 있습니다.

  • 패치는 출시 후 여기에 추가됩니다.

 

위의 패치는 Quartus Prime 소프트웨어의 향후 버전에 추가될 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

인텔® Arria® 10 SX SoC FPGA

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