중요 문제
설명
이 문제는 DDR2, DDR3 및 LPDDR2 SDRAM 컨트롤러에 영향을 미칩니다. UniPHY와 함께.
Arria V GX/GT/SoC의 DDR2, DDR3 및 LPDDR2 소프트 인터페이스 또는 Cyclone V 및 SoC 장치는 타이밍 달성에 문제가 발생할 수 있습니다. 특정 최대 주파수에서 닫습니다.
특히, 이 문제는 소프트 인터페이스에 영향을 미칩니다. 다음 구성:
- 600 MHz 이상에서 V 분기 속도 DDR3 Arria
- 300 MHz 이상에서 V 반 속도 LPDDR2 Arria
- 300 MHz에서 V 반 속도 DDR3 Cyclone
- 300 MHz에서 V 반 속도 DDR2 Cyclone
해결 방법
이 문제에 대한 해결 방법은 해당 문제를 적용하는 것입니다. 아래에 설명된 대로 구성을 위한 솔루션입니다.
DDR3, DDR3L 및 LPDDR2 SDRAM EMIF 사양 Arria V GX/GT/SoC 장치에 대한 업데이트
- Arria V GX/GT/SoC의 경우, DDR3 SDRAM 구성 요소와 상호 작용하는 -I3 속도 등급 장치 667 MHz에서 소프트 메모리 컨트롤러를 사용하여 1개의 칩 선택: DDR3 SDRAM 구성 요소를 1066 MHz DDR3 SDRAM 구성 요소로 업그레이드합니다. 지정한 최대 주파수를 달성합니다.
- Arria V GX/GT/SoC의 경우 -I3 속도 1 칩이 있는 DDR3L SDRAM 구성 요소와 교차하는 학년 장치 소프트 메모리 컨트롤러를 사용하여 선택합니다. 최대 주파수는 600MHz로 다운그레이드됩니다.
- Arria V GX/GT/SoC의 경우 -C4 속도 1 칩이 있는 DDR3 SDRAM 구성 요소와 교차하는 학년 장치 소프트 메모리 컨트롤러를 사용하여 선택합니다. 총 인터페이스를 사용하여 설계를 위해 최대 주파수를 600MHz로 다운그레이드합니다. 총 인터페이스 폭이 있는 설계를 위한 64비트 이상 및 633MHz의 폭 64비트 이하. DDR3 SDRAM 구성 요소를 1066 MHz DDR3 SDRAM으로 업그레이드합니다. 구성 요소로 지정된 최대 주파수를 달성합니다.
- Arria V GX/GT/SoC의 경우 -C4 속도 1 칩이 있는 DDR3L SDRAM 구성 요소와 교차하는 학년 장치 소프트 메모리 컨트롤러를 사용하여 선택합니다. 최대 주파수는 600 MHz로 다운그레이드됩니다.
- Arria V GX/GT/SoC의 경우 -C5 속도 1 칩이 있는 DDR3L SDRAM 구성 요소와 교차하는 학년 장치 533 MHz에서 소프트 메모리 컨트롤러를 사용하여 선택합니다. DDR3L SDRAM 구성 요소를 800 MHz DDR3 SDRAM 구성 요소로 업그레이드합니다. 지정한 최대 주파수를 달성합니다.
- Arria V GX/GT/SoC, -C5 및 I5용 LPDDR2 SDRAM 구성 요소와 상호 작용하는 속도 등급 장치 333 MHz에서 소프트 메모리 컨트롤러를 사용하여 1개의 칩 선택: LPDDR2 SDRAM 구성 요소를 400 MHz DDR3 SDRAM 구성 요소로 업그레이드합니다. 지정한 최대 주파수를 달성합니다.
- Arria V GX/GT/SoC의 경우 -C6 속도 1 칩이 있는 LPDDR2 SDRAM 구성 요소와 교차하는 학년 장치 300 MHz에서 소프트 메모리 컨트롤러를 사용하여 선택합니다. LPDDR2 SDRAM 구성 요소를 400 MHz DDR3 SDRAM 구성 요소로 업그레이드합니다. 지정한 최대 주파수를 달성합니다.
영향을 받지 않는 다른 구성의 경우 이 사양 업데이트는 타이밍 장애가 발생하면 다음을 컴파일합니다. 여러 시드 및 추가 합성 및 적합 최적화를 사용하는 IP 사용.
이 문제는 해결되지 않습니다.
최대 주파수 사양을 위한 솔루션은 외부 메모리 인터페이스 사양 추정기에서 업데이트되었습니다.