문서 ID: 000079214 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-11-23

UniPHY 및 RLDRAM II 컨트롤러를 탑재한 V QDR II 및 QDR II SRAM 컨트롤러와 UniPHY 메모리 인터페이스가 있는 Stratix 쓰기 타이밍 장애가 발생할 수 있습니다.

환경

  • 인텔® Quartus® II 구독 에디션
  • 인텔® Nios® II (클래식) 프로세서
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Stratix V 장치를 대상으로 하는 메모리 인터페이스가 나타날 수 있습니다. 설정 작성 또는 쓰기 보류 타이밍 오류.

    해결 방법

    400MHz 이상에서 실행되는 인터페이스에 대한 해결 방법은 대신 고성능 Nios II 기반 시퀀서 활성화 RTL 기반 시퀀서입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V FPGA

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