문서 ID: 000079280 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

내 Cyclone® PLL 또는 Stratix/Stratix® GX Fast PLL이 Quartus® II 소프트웨어 버전 2.2 SP1 이전의 잘못된 음수 위상 이동 지연을 구현하는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명 Quartus II 소프트웨어 버전 2.2 SP1 이전을 사용하여 구성 파일을 생성할 때 음의 위상 지연이 잘못 구현될 수 있습니다.

해결 방법인 장치 전원이 켜진 후 PLL 활성화 핀을 전환할 수 있습니다. 이렇게 하면 PLL이 삭제되고 올바른 단계 지연이 강제됩니다. PLL이 다시 잠기면 모든 설정에 대한 올바른 지연이 나타납니다.

Quartus II 소프트웨어 버전 2.2 SP2에서 수정되었습니다.

관련 제품

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Cyclone® FPGA
Stratix® FPGA

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