문서 ID: 000079368 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-04-15

TimeQuest 타이밍 분석기가 PLL 재구성을 사용하여 Stratix III 및 Stratix IV 설계에 대한 신호 위상 단계에 대한 설정 및 보류 타이밍을 보고하지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    PLL 재구성을 사용한 Stratix® III 및 Stratix IV 설계의 경우, TimeQuest 타이밍 분석기는 이 신호의 타이밍이 중요하지 않기 때문에 신호 phasestep 에 대한 설정 또는 보유 값을 보고하지 않습니다.

    Stratix III 장치(PDF)의 Stratix III 장치 핸드북클럭 네트워크 및 PLL과 Stratix IV 장치(PDF)의 Stratix IV 장치 핸드북 장 클럭 네트워크 및 PLL은 모든 PLL 재구성 신호가 동기화scanclk되어 있으며 모든 신호가 설정과 관련하여 scanclk유지되어야 한다는 것을 나타냅니다. 그러나 신호는 신호 phasestep 가 낮아진 후에 phasedone 만 여러 주기 동안 scanclk 유지되고 해제되어야 합니다. 올바른 사용법 phasestep응용 프로그램 노트 454: Stratix III 및 Stratix IV 장치(PDF)에서 PLL 재구성 구현 기록되어 있습니다. 신호가 이러한 방식으로 사용되므로 에 대한 phasestep설정 및 보류 분석이 필요하지 않습니다.

    해결 방법

    장치 핸드북은 PLL 재구성 신호의 타이밍 요구 사항을 명확히 하기 위해 업데이트될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Stratix® IV E FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® III FPGA

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