PLL 재구성을 사용한 Stratix® III 및 Stratix IV 설계의 경우, TimeQuest 타이밍 분석기는 이 신호의 타이밍이 중요하지 않기 때문에 신호 phasestep
에 대한 설정 또는 보유 값을 보고하지 않습니다.
Stratix III 장치(PDF)의 Stratix III 장치 핸드북 장 클럭 네트워크 및 PLL과 Stratix IV 장치(PDF)의 Stratix IV 장치 핸드북 장 클럭 네트워크 및 PLL은 모든 PLL 재구성 신호가 동기화scanclk
되어 있으며 모든 신호가 설정과 관련하여 scanclk
유지되어야 한다는 것을 나타냅니다. 그러나 신호는 신호 phasestep
가 낮아진 후에 phasedone
만 여러 주기 동안 scanclk
유지되고 해제되어야 합니다. 올바른 사용법 phasestep
은 응용 프로그램 노트 454: Stratix III 및 Stratix IV 장치(PDF)에서 PLL 재구성 구현에 기록되어 있습니다. 신호가 이러한 방식으로 사용되므로 에 대한 phasestep
설정 및 보류 분석이 필요하지 않습니다.
장치 핸드북은 PLL 재구성 신호의 타이밍 요구 사항을 명확히 하기 위해 업데이트될 예정입니다.