설명
테스트벤치의 버그로 인해 모니터 파일 altpcietb_pipe_xtx2yrx.v가 재설정 중에 잘못된 오류를 생성합니다.
이러한 검사는 외부 PIPE 모드 전용이므로 직렬 모드에서 설계가 실행될 때는 비활성화해야 합니다.
다음은 몇 가지 오류 메시지입니다.
# 오류: 196 ns TxElecIdle가 리셋된 동안 주장되지 않음, 레인: 0, MAC: EP
# 오류: 196 ns Powerdown 하지 P1 리셋 동안, 레인: 0, MAC: EP
이러한 오류를 억제하려면 다음을 수행해야 합니다.
1. /_examples/일반/testbench/altpcietb_pipe_xtx2yrx.v 및 goto 라인 189개 열기
2. 원래 조건에 대한 자격(pipe_mode == 1'b1) 용어 또는 새 코드로 교체
원래 RTL Verilog 코드:
경우(resetn == 1'b0) &(resetn_q1 == 1'b0) &(resetn_q2 == 1'b0) &(X_lane_conn == 1'b1))
새로운 RTL Verilog 코드:
(resetn == 1'b0) &(resetn_q1 == 1'b0) 및(resetn_q2 == 1'b0) &(X_lane_conn == 1'b1) 및(pipe_mode == 1'b1))
이 문제는 향후 Quartus 버전에서 해결됩니다.® II 소프트웨어.