문서 ID: 000079448 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

클럭 활성화(e#_ena) 포트를 사용하여 출력 클럭이 비활성화되어 있는 동안 외부 출력 클럭이 글리치될 수 있습니까?

환경

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명
    
    
    

     

    클럭 활성화 신호가 클럭 출력을 비활성화했음에도 불구하고 PLL의 출력 클럭에서 펄스를 볼 수 있습니다. 클럭 활성화 회로는 다음과 같습니다.

    그림 1.  클럭 활성화를 위한 회로

    Figure 1. Circuit for Clock Enable

    클럭이 비활성화되기 전에 PLL이 재설정되면 출력 클럭이 글리치될 가능성이 있습니다.  PLL이 재설정되면 카운터의 출력 클럭이 비활성화됩니다.  위의 회로에서 , clkena 는 카운터에서 나오는 시계의 음의 가장자리에 등록되어 있습니다.  PLL을 배치하여 재설정하면 clkena 레지스터는 그 값을 높게 유지합니다.  그런 다음 clkena 가 낮아지지만 레지스터는 여전히 높은 값을 갖습니다.  PLL이 재설정에서 제외되면 카운터가 다시 계산하기 시작합니다.  네거티브 에지까지 clkena 가 등록되지 않았기 때문에 클럭 출력의 신호 펄스가 표시됩니다.  아래 파형은 이 동작을 보여줍니다.

    그림 2. Altera 핫 소켓 테스트 설정

    Figure 2. Altera Hot-Socketing Test Setup

    이 결함이 발생하지 않도록 하려면 PLL을 재설정하기 전에 항상 clkena 신호를 낮게 가져와야 합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® FPGA

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.