설명
Quartus® II 소프트웨어 버전 10.0, 10.0 SP1, 10.1 및 10.1 SP1에서 Stratix® V 장치 설계에 대한 ALTLVDS_TX 또는 ALTLVDS_RX 메가 기능을 사용할 때 이 오류가 나타날 수 있습니다.
이 오류는 설계를 배치하기에 충분한 fPLL 리소스가 있는 경우에도 발생할 수 있습니다. 인텔® Quartus® II 피터의 문제로 인해 설계 리소스가 성공적으로 배치되지 않습니다.
해결 방법
클럭 입력 핀, ALTLVDS_TX 송신기 및 ALTLVDS_RX 수신기에 핀 위치를 할당하여 이 문제를 해결할 수 있습니다. 특정 핀 위치 할당 또는 "EDGE_TOP" 또는 "EDGE_BOTTOM"과 같은 일반 위치 할당을 만들 수 있습니다. 클럭 입력, 송신기 및 수신기에 위치 할당을 수행하면 선택한 장치에서 필요한 리소스를 사용할 수 있는 경우 설계가 적합할 수 있어야 합니다.
이 문제는 인텔® Quartus® II 소프트웨어 버전 11.0에서 수정되었습니다.