문서 ID: 000079510 콘텐츠 형태: 문제 해결 마지막 검토일: 2016-06-27

트랜잭션 레이어 구성 공간 신호(tl_cfg_*)를 에이스하는 Avalon-MM 또는 Avalon-MM DMA 인터페이스를 사용하여 Arria 10, Arria V GZ 및 Stratix V PCI Express 설계

환경

  • 인텔® Quartus® II 구독 에디션
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    트랜잭션 레이어 구성 공간 신호 데이터 (tl_cfg*)PCI Express용 하드 IP가 잘못 샘플링됨 FPGA 패브릭에 있습니다. 따라서 설정 또는 보류 시간 위반이 발생할 수 있습니다. Tthe Quartus Prime 소프트웨어는 이 다중 사이클 경로 때문에 위반 사항을 보고하지 않습니다. 제한되지 않습니다. 타이밍 위반이 발생하면 시스템이 정지할 수 있습니다.

    해결 방법

    이 문제는 Quartus Prime 소프트웨어의 버전 16.0.1 이상에서 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® 프로그래밍 가능 장치

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    보증 제외

    1

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