설명
Stratix® II LVDS 수신기 원시에 대한 표준 지연 형식 출력 파일(.sdo) 타이밍 파일의 알려진 문제로 인해 이 문제가 발생할 수 있습니다. 데이터 입력과 bit_slip 모듈의 dataout_reg 인스턴스에 대한 클럭 신호 사이에 시간 위반이 나타납니다.
Quartus® II 타이밍 분석기는 이러한 보류 시간 위반을 보고하지 않습니다. 타이밍 분석기는 LVDS 블록의 수신기 기울기 여백(RSKM)을 확인하고 위반 사항을 보고합니다. RSKM이 만족하는 한 하드웨어가 작동하도록 보장됩니다. bit_slip 회로는 최종 출력 비트를 올바르게 설정합니다.
따라서 LVDS 수신기 시뮬레이션에서 이러한 보류 위반은 안전하게 무시될 수 있습니다.
이 문제는 Quartus II 소프트웨어 버전 5.0 SP1에서 해결되었습니다. 이 소프트웨어 버전부터 SDO 파일에는 RSKM이 충족되는 한 작동이 보장되는 하드웨어에 대한 보류 시간 검사가 포함되지 않습니다.