문서 ID: 000079528 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-07-01

Cyclone V 장치를 대상으로 하는 설계의 특정 경로에서 가능한 타이밍 오류

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT

중요 문제

설명

이 문제는 DDR2, DDR3 및 LPDDR2 제품에 영향을 미칩니다.

Cyclone V 장치를 대상으로 하는 외부 메모리 인터페이스 다음 노드에서 경로에 타이밍 장애를 표시합니다. FPGA 코어:

*if0|p0|umemphy|uio_pads|dq_ddio[*].ubidir_dq_dqs|altdq_dqs2_inst|input_path_gen[*].read_fifo~OUTPUT_DFF_*

해결 방법

이 문제에 대한 해결 방법은 다음과 같습니다.

  • 타이밍을 맞추기 위해 코어 노드 배치를 제한합니다. 요구 사항.
  • 여러 시드 및 추가 합성을 사용하여 IP 컴파일 적정 최적화가 활성화되었습니다.

이 문제는 향후 버전에서 해결됩니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

Cyclone® V FPGA 및 SoC FPGA

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