문서 ID: 000079554 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

Stratix V QDRII/SDRAM 컨트롤러가 전체 속도로 타이밍 폐쇄 문제가 있습니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명 예, Stratix® V QDRII/전체 속도로 박스 타이밍 위반이 발생할 수 있습니다. 이 문제는 향후 Quartus® II 소프트웨어 및 IP 버전에서 해결됩니다.
    해결 방법

    이 문제를 해결하려면 SDC 파일에서 다음 행을 찾습니다.

    {} {} {

    set_clock_uncertainty -to [get_clocks _*] -추가 -hold 0.200

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0.100

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0.160

    }

    및 변경

    {} {} {

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0.400

    set_clock_uncertainty -to [get_clocks _*] -추가 -hold 0.150

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0.225

     

    set_clock_uncertainty -to [get_clocks _*] -추가 -setup 0.200

    }

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Stratix® V GX FPGA
    Stratix® V E FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA

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